優(yōu)化功耗、性能和面積（PPA）一直是芯片設(shè)計中的三個重要目標。但即使是最好的設(shè)備和經(jīng)驗最豐富的工程團隊也無法保證優(yōu)化結(jié)果的穩(wěn)定性。

優(yōu)化PPA的過程正受到越來越多因素的制約：應(yīng)用、IP和其他組件的可用性不同，工程師對不同工具和方法的熟悉程度也不盡相同。例如，同樣的設(shè)計目標既可以用更大的處理器實現(xiàn)更高性能，也可以用更小、更專業(yè)的處理元件更緊密的結(jié)合軟件來實現(xiàn)。因此，即使在相同領(lǐng)域和相同的功率設(shè)計目標下，也會有許多不同的方法可以實現(xiàn)相同的目標。并且方案優(yōu)劣的評價標準也是因領(lǐng)域和供應(yīng)商的具體需求而異的。 另外，由于對芯片安全性的需求不斷增加，優(yōu)化過程變得愈加復(fù)雜。根據(jù)設(shè)備使用場景的重要性，其安全需求也各不相同。安全級別的高低會影響芯片功率和性能的設(shè)計，進一步影響IC制造成本、上市時間、交貨時間和供應(yīng)商的競爭力。

為了縷清這些因素，EDA供應(yīng)商開始尋求人工智能和機器學(xué)習(xí)技術(shù)的幫助。芯片供應(yīng)商們正致力于將各種AI功能集成到工具流中。根據(jù)麻省理工學(xué)院和德克薩斯大學(xué)奧斯汀分校的研究人員的論文，迄今為止該領(lǐng)域研究成果喜人。研究人員表示，使用了深度強化學(xué)習(xí)算法的設(shè)備在某些任務(wù)上的表現(xiàn)已經(jīng)超過了人類。

在六個小時的實驗中，研究人員通過對比使用強化學(xué)習(xí)的圖卷積神經(jīng)網(wǎng)絡(luò)方法、傳統(tǒng)的黑盒優(yōu)化方法（貝葉斯優(yōu)化、進化算法）、隨機搜索方法、具有五年經(jīng)驗的設(shè)計師這四者的成果得到結(jié)論：帶有遷移學(xué)習(xí)的強化學(xué)習(xí)方法可以取得更好的效果。換言之，基于人工智能的工具可以使晶體管設(shè)計更加高效。

如今，包括谷歌、英偉達、新思科技、Cadence、三星和西門子在內(nèi)的許多公司都已經(jīng)有在芯片設(shè)計中使用人工智能的計劃，其中部分公司甚至已經(jīng)在生產(chǎn)中進行這種嘗試。

人工智能如何改變芯片設(shè)計格局？

直到今天，人們在設(shè)計芯片的過程中仍然在使用各種設(shè)計工具進行電路、邏輯門、布線、布局的仿真和驗證。這么做是為了最大限度的減少可能的錯誤并且節(jié)約時間和成本，但這個過程相當乏味且耗時。

AI比人類更懂芯片設(shè)計？

圖 1：半導(dǎo)體設(shè)計流程中的各個步驟。 資料來源：eInfochips

設(shè)計芯片的流程有很多步驟：一般從確定芯片的規(guī)格和架構(gòu)開始，然后遵循上面流程圖中的各個步驟。在設(shè)計完成后，設(shè)計文件（GDS II）將會被發(fā)送給工廠。

當摩爾定律有效時，這個流程只需要根據(jù)實際情況進行微調(diào)即可。但隨著制程紅利正在消失，F(xiàn)inFET時代到來。由于先進制程研發(fā)成本的增高，芯片制造商們不得不開始尋找新的方法來實現(xiàn)PPA的優(yōu)化。這種新變化顯著增加了芯片設(shè)計流程的復(fù)雜程度，并使得按期交付芯片愈加困難。

“設(shè)計一個28nm芯片的平均成本僅為4000萬美元，”IBS首席執(zhí)行官Handel Jones說，“但現(xiàn)在設(shè)計一個7nm芯片的成本是2.17億美元，設(shè)計一個5nm芯片的成本則是4.16億美元，設(shè)計一個3nm芯片的成本甚至達到了5.9億美元。”

隨著芯片的迭代，晶體管數(shù)量已經(jīng)從幾千個增加到了數(shù)十億個。這使得芯片上晶體管排布設(shè)計的異構(gòu)性越來越高，并且它們通常都會采用某種先進封裝工藝。與之前只需要考慮如何將更多的晶體管排列在同一空間不同，現(xiàn)在芯片設(shè)計中還需要考慮到功率密度、熱預(yù)算需求、各種類型的機械和電氣應(yīng)力、鄰近效應(yīng)以及工作環(huán)境等復(fù)雜因素。這使得設(shè)計過程耗時大大增加，同時也堆高了設(shè)計成本。更糟糕的是，芯片制造商間的持續(xù)競爭迫使他們必須在更短時間內(nèi)實現(xiàn)芯片的迭代，否則就會在競爭中處于劣勢。這導(dǎo)致了芯片制造商沒有試錯機會：一次設(shè)計失誤就代表著巨額損失。